- Сделать лабораторную про AXI-Stream - Сделать лабораторную про PLL и CDC (+ async fifo) - Рассмотреть вариант сделать ЛР про AXI4 (Lite?), придумать пример периферийного устройства - Рассмотреть вариант сделать ЛР про Scala-подобные языки (Chisel) - Рассмотреть вариант сделать ЛР по MIG - Решить, оставить ЛР по APB или нет? Если оставить -- она требует доработок #23 - Использовать более современную СнК вместо pulpino, возможно, совместить это с chipyard/vexriscv/litex
